고밀도 PCB 구조
고밀도 IC는 고밀도 PCB 설계자가 더 많은 기능을 작은 플레이트(최종 사용자 제품)에 담거나 더 큰 부품에 훨씬 더 많은 기능을 담기 위해 새로운 설계 전략을 찾아야 합니다.
집적 회로에 사용되는 더 작은 소자의 새로운 세대가 도래하고 있습니다. 이는 65nm 범위이지만, 일부 IC 제조업체는 이미 45nm 소자를 사용한 프로토타입을 개발하고 있습니다. 현재 생산되는 IC의 가장 작은 소자는 약 90nm로, 이미 연결의 물리적 기반과 충돌합니다.
인쇄된 연결 또는 트랙은 디스크에서 신호 무결성 및 성능 분포 문제가 발생할 때까지는 작을 수밖에 없습니다. 각 플레이트 유형에 새 칩을 조립하려면 기존 방식뿐만 아니라 새로운 전략도 필요합니다.
인쇄 회로 기판 설계에서 이러한 문제들은 잘 알려져 있습니다. IC에서 신호를 수신하여 IC로 전송하고, 신호 무결성을 유지하고, 디스크 구성 요소에 전력을 분배하는 것입니다. 신호 무결성은 트레이스가 서로 너무 가까이 있을 때 발생하는 누화를 방지하고, 매우 큰 고밀도 PCB 기판에서 발생하기 때문에 너무 긴 트랙에서 발생할 가능성이 높은 신호 반사를 방지하기 위해 임피던스를 관리하는 것을 의미합니다.
또한 새로운 문제가 있습니다. 상승 및 하강 시간이 매우 짧다는 것입니다. 따라서 매우 짧은 트랙에서도 추가적인 임피던스 문제가 발생할 가능성이 있습니다.
52년 전만 해도 테라비트 인터넷 라우터는 최고 제품이었습니다. PCB 3개가 들어가고 랙의 절반 크기, 즉 높이 2cm, 깊이 18cm, 너비 1.5cm 정도였습니다. 지금은 PCB가 하나뿐이고 높이도 10cm밖에 안 됩니다. 만약 그 당시 IC 하나에 수십억 개의 트랜지스터와 XNUMXGbps 호환 트랙이 들어갈 수 있다고 들었다면, 아마 웃었을 겁니다. 지금은 크기와 속도에 제한이 있는지조차 모르겠습니다.
더 작은 IC와 트랙을 가진 디스크의 신호 무결성 문제는 익숙한 기법으로 해결할 수 있는 경우가 많습니다. 즉, 트랙 크기와 간격을 관리하여 크로스토크를 최소화하고, 적절한 저항을 사용하여 트랙을 연결하여 반사를 방지하는 것입니다. 칩의 핀 수와 관계없이 최소 트랙 폭은 7/8인치, 트랙 간 최소 거리는 10~XNUMX/XNUMX인치로 간주합니다. 그는 XNUMX/XNUMX인치 간격을 선호합니다.
새로운 PCB 아키텍처
고밀도 PCB 설계는 두 가지 방향으로 발전해 왔습니다. 하나는 휴대폰, 디지털 카메라, 기타 가전제품에 사용되는 고밀도 PCB입니다. 이 PCB에서는 모든 회로가 엄지손톱 크기의 보드에 들어가고, 개별 충전 간 서비스 수명을 연장하기 위해 전력을 아껴서 분배해야 합니다. 다른 하나는 슈퍼컴퓨터, 초고속 라우터 및 이와 유사한 시스템에 사용되는 고성능 PCB입니다.
이러한 초소형 PCB에서는 PCB 설계자들이 좁은 공간에 부품을 꽉 채울 필요가 없지만, 저전력 요구 사항과 성능이 무엇보다 중요합니다. 더 큰 PCB는 매우 빠른 속도로 작동합니다. 두 가지 유형의 고밀도 디스크는 서로 다른 문제를 안고 있지만, 설계자들은 더 작은 소자를 사용하는 차세대 IC로 크기를 축소합니다.
1,000개, 2,000개, 심지어 그 이상의 핀이 있는 IC를 탑재한 고성능 디스크의 경우, 표준 연결로 인한 물리적 한계로 인해 근본적으로 다른 설계 기술이 필요할 것입니다.
한 예로, 캔자스주 올라세에 있는 The Signal이라는 회사의 자칭 신호 무결성 전도사는 큐브 모양의 3D PCB를 사용합니다.
이것은 여러 겹의 레이어를 쌓아 올린 것이 아닙니다. 3D에 특화된 통합 설계로, 모든 중요한 프로세스가 여러 겹의 프로세서 레이어에 걸쳐 수직적으로 실행됩니다.
다른 기술들은 적층 구조에 초점을 맞춥니다. 적층 재료를 조작하면 신호 손실을 줄이는 데 도움이 되며, 매우 얇은 판은 더 짧고 더 많은 연결을 지원할 수 있습니다. 일부 새로운 생산 적층 구조는 두께가 2분의 XNUMX인치(약 XNUMXmm)에 불과하며 더 얇아집니다. 보가틴에 따르면, 이러한 적층 구조를 통해 설계자는 PCB의 층 수를 절반으로 줄이는 동시에 성능 향상을 이룰 수 있습니다.
고밀도 PCB의 작동 속도는 10년대에 20~1980MHz에서 21세기에는 초당 기가비트로 증가했습니다. 1980년대에는 눈을 감고도 기판을 설계할 수 있었지만, 이제는 두 눈을 크게 뜨고 설계해야 합니다.
시뮬레이션 및 훈련
패널이 점점 더 복잡해지고 제조업체들이 설계 오류로 1,500핀 IC를 낭비하고 싶어 하지 않기 때문에, 시뮬레이션과 모델링은 PCB에 매우 중요합니다. 문제가 발생하면 적절한 조치를 취해야 하며, 검증된 경험칙으로는 해결할 수 없습니다. 디스크는 ASIC(주문형 반도체)과 점점 더 유사해지고 있으며, 이제는 ASIC과 동일한 유형의 시뮬레이션이 필요합니다. 이러한 시뮬레이션을 일반적으로 수행하는 시뮬레이션 도구는 이제 사용 가능하지만, 성능 무결성 툴셋은 아직 부족합니다.
매우 높은 밀도의 PCB
TestPcbas는 높은 처리량의 인쇄 회로 기판에 매우 높은 밀도의 통합 기능을 구현할 수 있는 기술 플랫폼인 Dencitec을 선보입니다.
이러한 옵션에는 모든 전도층에서 구리 두께 25 ± 20μm로 최대 5μm의 도체 및 간격 폭, 35μm의 레이저 비아 직경, 내층에 직경 30μm, 외층에 20μm의 잔류 링, 비아 스태킹이 가능한 구리 충전 블라인드 비아 및 패드 내 비아가 포함됩니다. 이를 통해 에너지 공급(배터리 등)과 같은 추가 옵션을 통합할 수 있는 공간이 더 많아집니다. 또한 최신 소재를 사용하면 총 두께가 120μm 미만인 50층 플렉스 회로와 같은 초박형 회로를 제조할 수 있습니다. 반면 일반적으로 사용되는 표준 공정은 최대 15μm의 도체 폭과 간격까지만 좋은 결과를 제공하며 박막 기술과 같은 고전적인 세미 애디티브 공정은 XNUMXμm 미만의 도체 폭과 간격을 가능하게 하지만 일반적으로 생산 형식으로 제한됩니다.
PCB 생산에서의 전기화 구리 증착 시뮬레이션
우리가 생산하기 전에 고밀도 PCB 보드, 저희는 수신된 데이터를 면밀히 분석합니다. 이를 통해 생산에 미치는 모든 잠재적 영향을 파악하여 품질과 장기적인 신뢰성을 저해할 수 있는 요소를 찾아냅니다.
지금까지 전기 도금은 특정 설계가 어떻게 동작할지 정확히 예측할 수 있는 사람이 거의 없는 분야였습니다. 회로 기판에 증착되는 구리층 두께는 레이아웃 밀도에 따라 달라집니다. 밀도가 낮으면 너무 많은 구리층을 증착할 위험이 있고, 밀도가 높으면 증착량이 너무 적어질 위험이 있습니다. 구리 구조가 너무 강하면 구멍 안의 구멍이 너무 작아집니다. 구리 구조가 너무 낮으면 구멍 벽이 너무 약해져 도금 관통 구멍이 조립 중에 파손되어 장기적인 신뢰성을 잃을 수 있습니다.
목표는 전체 회로 기판에 걸쳐 균일한 구리 밀도와 구조를 갖는 것입니다. 저희는 생산 공정에 인쇄 회로 기판을 배치할 때 이 점을 최대한 고려합니다. 밀도를 보상하기 위해 회로 기판 사이와 주변에 추가적인 구리 패턴(소위 보상 표면)을 배치할 수 있습니다. 그러나 회로 기판의 실제 설계를 수정할 수 없기 때문에 이러한 방법만으로는 한계가 있습니다. 개발자만이 이러한 수정 작업을 수행할 수 있습니다.
과거에는 구리 밀도를 측정하는 개발자 도구가 없었습니다. 오늘날 TestPcbas는 인쇄 회로 기판의 색상으로 구분된 이미지를 제공하는 솔루션을 제공하여 구리의 상부 구조와 하부 구조의 잠재적 영역을 보여줍니다.
특수 갈바노 시뮬레이션 소프트웨어를 사용하여 기판을 작은 셀로 나눕니다. 각 셀의 구리 밀도를 전체 회로 기판의 평균 구리 밀도와 비교하여 해당 셀에 색상을 지정합니다. 평균보다 낮은 구리 밀도는 녹색(평균), 노란색, 주황색부터 빨간색까지 표시됩니다. 빨간색이 강할수록 상대 밀도가 낮아 해당 영역에 과도한 구리 축적 위험이 높아집니다. 구리 밀도가 높은 셀은 녹색부터 진한 파란색까지 표시됩니다. 파란색이 강할수록 구리 축적이 충분하지 않을 위험이 높아집니다.
개발자는 이러한 시각적 데이터를 활용하여 밀도가 낮은 영역에 구리 영역을 추가하거나 밀도가 큰 구리 영역을 줄일 수 있습니다.
또한, 회로 기판의 구리 밀도 균일도를 측정하는 갈바노 지수(galvano index)를 제공합니다. 완전히 균일한 회로 기판의 갈바노 지수는 1입니다. 이는 전기 도금 문제가 없음을 의미합니다. 갈바노 지수가 낮을수록 균일도가 낮음을 나타내며, 시각화된 이미지에서 빨간색과 파란색 영역으로 강조 표시됩니다. 지수가 0.8 이하로 떨어지면 특별한 주의가 필요합니다. 위 예시에서 갈바노 지수는 0.65입니다. 너무 작은 파란색 영역이 선명하게 보입니다.
갈바노 이미지는 새로운 주문이 접수될 때 생성됩니다. 이 갈바노 이미지는 인쇄 회로 기판을 사실적으로 표현한 "PCB 이미지"의 일부이며, 주문 확인서와 함께 제공됩니다. 이 시뮬레이션은 조만간 가격 요청 기능에 포함될 예정입니다. 여러 가지 검사를 수행하고 보고서를 작성할 예정입니다. 함께 생성된 갈바노 이미지를 기반으로 설계자는 고밀도 PCB 회로 기판의 균일성을 개선하기 위한 변경 사항을 적용할 수 있는지 확인할 수 있습니다.
수정 후, 갈바노 지수는 0.95입니다. 그림은 균일한 구리 증착을 보여줍니다.
갈바노 시뮬레이션 - 우수한 갈바노 지수 층 패턴 - 우수한 갈바노 지수
물론, 구리 밀도의 균일성을 떨어뜨리는 설계상의 제약이 있을 수 있습니다. 이를 위해 완성된 인쇄 회로 기판의 품질과 신뢰성을 향상시키기 위한 또 다른 솔루션을 준비 중입니다. Elsyca Intellitool 양극 매트릭스 프로젝트는 최종 구리 구조의 균일성을 더욱 향상시킬 것입니다.
복잡한 전자제품을 위한 더 높은 패킹 밀도
고밀도 PCB 기판은 마이크로칩의 발전에 발맞춰야 합니다. 높은 패키징 밀도를 가진 회로는 기술적 도약을 의미하며, 이는 1980년대 중반 표면 실장 기술로의 전환만큼이나 광범위한 영향을 미칠 것입니다.
부품, 칩, 시스템의 점진적인 소형화는 향후 몇 년 동안 인쇄 회로 기판 제조에 있어 획기적인 기술적 도약을 의미할 뿐만 아니라, 1980년대 중반 표면 실장(SMT) 기술의 도입으로 인해 더욱 가속화될 것입니다. 현재 첨단 회로 분야에서 가장 높은 성장률이 예상되는데, 이는 마이크로칩 집적화의 성공으로 연결 기술 또한 필요하기 때문입니다. 과제는 고집적도(고밀도 상호연결, HDI)를 갖춘 인쇄 회로 기판용 미세 구조를 경제적으로 생산하는 것입니다.
지금까지 다극 부품의 접촉 문제는 일부 연결을 하나 이상의 추가 신호층으로 이동함으로써 해결되었습니다. 그러나 다층 회로(다층) 생산은 비교적 복잡하여 비용이 많이 듭니다. 그러나 일반적으로 층 수는 더 미세한 도체 패턴 구조를 사용하거나 더 작은 구멍 직경을 사용해야만 줄일 수 있습니다. 회로 기판의 개별 신호층을 서로 전기적으로 연결하기 위해 도체 트랙은 소위 비아(via)라고 합니다. 즉, 구멍을 뚫은 후 금속화하여 다음 층 또는 플레이트 아랫면으로 이어집니다. 인쇄 회로 기판에는 수천 개의 구멍이 있을 수 있으므로 구멍 직경을 줄이는 것만으로도 엄청난 비용 절감 효과가 있습니다. 그러나 기계적으로 직경 0.1mm 미만의 이러한 미세 구멍(마이크로 비아)은 레이저로만 생산할 수 있는 반면, 기존의 0.2mm 드릴링은 한계에 부딪힙니다.
그러나 마이크로비아는 미세 배선 구조화에서 더욱 복잡한 회로를 구현하기 위한 첫 단계일 뿐입니다. 특히 중요한 작업 단계에는 전체 포토 공정이 포함되며, 이를 통해 회로 기판 기본 소재의 구리 클래딩을 구조화하는 것이 일반적입니다. 초미세 도체 기술은 노광과 후속 에칭 단계에 특히 높은 요구 조건을 요구합니다. 폭과 간격이 0.1mm 미만인 구조를 양산으로 구현해야 하는 경우, 경우에 따라 생산 수율이 크게 저하됩니다. 이러한 문제는 전체 포토 공정을 크게 단순화하는 새로운 생산 방식으로 해결할 수 있습니다. 여기에는 포토레지스트를 도체 패턴에 직접 형성하는 직접 레이저 노광이 포함됩니다. 필름을 사용하는 기존 노광 단계는 완전히 제거됩니다.
기술적으로 직접 노광은 기존 접촉 노광보다 로트 크기와 구조 해상도 측면에서 더 큰 유연성을 제공하기 때문에 더 우수합니다. 따라서 공정 단계 수를 크게 줄일 수 있습니다. 이 공정을 통해 클린룸, 필름 및 마스크, 포토레지스트의 운영 비용과 환경에 유해한 물질 및 잔류물 폐기에 따른 비용도 절감됩니다. 특히 매우 미세한 도체의 경우 레이저 빔의 높은 결맞음으로 인해 최소의 방사선량으로 가장 작은 구조의 안정적인 이미징이 가능하므로 더 높은 수율을 달성할 수 있습니다. 또한 직접 이미지세터의 높은 피사계 심도 덕분에 높이 차이도 어느 정도 보정할 수 있습니다. 자동 광학 패널 측정 및 개별 사용량 표시 기능도 추가 기능으로 고려 가능합니다. 레이저 직접 구조화는 레이저가 도체 패턴을 구리 클래딩에 직접 밀링하여 레지스트가 더 이상 필요하지 않기 때문에 더욱 간편합니다.
중국 기업들은 새로운 연결 기술 개발에도 앞장서고 있습니다. 카를스루에에 위치한 Inboard의 "MOV"는 다층 표면 배선(Multi-Layer Surface Wiring)을 의미하는 새로운 개념의 제품입니다. 이 새로운 유형의 고밀도 PCB 회로 기판은 저항기나 커패시터와 같은 전자 부품이 회로 기판에 통합되어 있기 때문에 "일체형 회로 기판"이라고도 불립니다.
이 집적 회로 기판은 더욱 미세한 도체 트랙 구조와 도체 트랙 접촉을 위한 직경 80µm 미만의 레이저 드릴링 블라인드 홀을 제공할 뿐만 아니라, 뛰어난 전기적 데이터도 제공합니다. 기존의 다층 배선과 비교했을 때, 동일한 기능을 하는 케이블 길이는 35% 단축되었습니다. 모든 층을 통과하는 비아의 개수도 80% 감소했으며, 참고 사례에서는 신호층 개수가 XNUMX개에서 XNUMX개로 줄었습니다.
하지만 단면 조립 기술을 다시 활용할 수 있다는 점이 중요합니다. 저항과 커패시터는 "인쇄" 부품으로 포함될 수 있습니다. 이러한 새로운 개발은 작동 주파수, 부품 연결 수, 그리고 볼 그리드 어레이(BGA) 및 칩 크기 패키징과 같은 점점 더 작아지는 설계에 대한 요구 증가로 인해 시작되었습니다. 예를 들어, 인쇄 회로 기판에 인쇄 저항 50개를 사용하면 SMD 조립보다 비용 측면에서 유리합니다.
저희는 광 데이터 전송을 위한 비용 효율적인 솔루션을 개발하고 있습니다. 플라스틱으로 제작된 스트립형 광섬유는 백플레인에 부착되어 최대 50cm 길이의 매우 평평하고 빛을 전도하는 플라스틱 스트립을 통해 컴퓨터의 하드웨어 구성 요소를 연결합니다. 이 스트립형 도파관의 새로운 제조 공정은 모든 캐리어 소재, 특히 인쇄 회로 기판 소재에 적합합니다. 저희는 다른 접근 방식을 취하여 열간 스탬핑으로 제작된 광 도체를 특수 회로 기판 층에 통합합니다. 이를 통해 분기와 같은 수동 광 부품을 구현할 수 있으며, 이를 통해 전기 회로 기판 기술과 유사한 광 배선이 가능합니다. 회로 기판은 단순한 연결 요소에서 복잡한 조립품으로 진화하고 있습니다.
